ADF4351锁相环相关硬件设计
ADF4351是ADI公司推出的一款集成VCO的锁相环芯片。
其输出频率范围可配置为35MHZ到4400MHZ，这取决于参考频率和寄存器配置。其内部包括整数N分频器和小数N分频器，可配置参考频率，对于输出频率也可采用输出可编程分频器进行分频。其供电电压为3-3.6V，一般采用3.3V供电。采用4/5或8/9预分频器可对频率细分，其控制接口采用三线式串行接口，由于集成VCO以及控制接口简单，整个PLL设计相对简单。下面将详细介绍如何对ADF4351设计，本节主要介绍硬件设计。
部分未提及细节请参考ADF4351手册，连接如下
ADF4351英文手册
ADF4351中文手册
一般的PLL都是由PD(鉴相器)，LPD(低通滤波器/环路滤波器)，VCO(压控振荡器)构成。ADF4351也不例外。
硬件设计无非就是对这几部分进行设计并对电源和数据通信接口设计。
参考时钟输入部分
这里可以选择使用晶振或者直接信号输入。
一般选择晶振输入，这里可以考虑留下SMA信号输入，可以进行更高级的频率合成操作。下图为我的设计。设计时选择排针+跳线帽 进行对输入频率的选择，选择使用晶振或者输入信号，此处设计应注意对电源滤波，以及对信号的交流耦合，如C19 C18电容。
PLL环路设计
首先对整个PLL环路分析可知，RFin信号输入后经过一系列的频率处理后来到了如图所示的小三角形，即鉴相器，之后经过电荷泵输出到Cpout引脚，即电荷泵输出引脚，对此我们只需要进行LPF，即低通滤波器的设计，ADF4351只需要将滤波器输入接CPout滤波器输出接Vtune。如图为评估板采用的设计：
如图为我的设计：
此外图中SW引脚用于启动快速锁定，一般我们不使用，LD引脚为锁定指示，我们可以采用外接LED来指示输出频率是否锁定，
VCO输出设计
前面介绍了参考输入设计及PLL环路设计，整个ADF4351的设计基本搞定，其余最主要的为VCO的输出设计，由于VCO的输出不是标准的正弦波，因此需要采用滤波和巴伦耦合来提高输处稳定性。如图为评估板的电路
我一般在输出后再加入巴伦，如图所示：
整体ADF4351的硬件设计就介绍到这里，如图为整个电路设计：
如图为3D效果，此图包含屏蔽盒。
下边为原理图+pcb 接链接 可直接下载参考、
ADF4351原理图+pcb