2.2 NIOS II CPU和开发环境

$\qquad$本节包括在AGRS_GP_1项目中创建NIOS II CPU和配置有关选项的讨论，并对NIOS II软件开发环境进行了简介。

2.2.1 NIOS II CPU创建

$\qquad$HD-GR接收机中唯一的处理器是作为软核在FPGA (U1)内部运行的Altera NIOS II CPU。这个CPU以及它的外围设备使用向导工具SOPC Builder构建。SOPC Builder在Altera Quartus II中**，是硬件和软件开发环境之间的主要链接。CPU使用三种不同模型中的一种来描述。如图2-5所示，AGRS_GP_1项目使用了NIOS II CPU的快速模型(NIOS II/f)。注意，它将CPU的异常矢量设置在片上紧耦合指令存储器(tightly_coupled_instruction_memory)之中，关于片上紧耦合存储器的进一步讨论参见“NIOS II外围组件”。

图2-5 NIOS II处理器基本属性

$\qquad$NIOS II CPU有一些可以用于数据和指令缓存的配置选项，它们可用来提高处理器的运行速度。缓存使用FPGA内部内存块来提供这个功能。AGRS_GP_1项目使用的缓存属性如图2-6。对于数据和指令缓存，数值都设置为8K字节，它们可以根据需要进行增减。

$\qquad$另外，它允许片上紧耦合指令存储器(tightly_coupled_instruction_memory)和数据存储器(tightly_coupled_data_memory)分别使用一个缓存端口。紧耦合端口可以连接到指令内存和数据内存，能够以固定低延迟对可执行代码进行读取访问，以及以固定低延迟对数据进行读取或写入访问。关于片上紧耦合存储器的进一步讨论参见“NIOS II外围组件”。

图2-6 NIOS II处理器的缓存属性

$\qquad$NIOS II CPU配备了许多选项，允许对硬件和软件进行调试。AGRS_GP_1项目的选项使用JTAG的Leve1 1调试模型，如图2-7所示。

图2-7 NIOS II处理器的JTAG属性

2.2.2 软件开发环境

$\qquad$NIOS II CPU用于运行全部应用软件，它可以按照前一小节的描述进行定制。SOPC Builder中定义了许多可以加以利用的特性。

$\qquad$软件开发用一个基于Eclipse系统的集成开发环境(IDE)来支持。它用于驱动C/C++编译器和将软件下载到HD-GR接收机。它还提供了全面的片上软件调试。

$\qquad$开发过程使用与Quartus II环境类似的项目工程结构，并且与从SOPC Builder工具产生的文件具有紧密关联。软件经过编译，可以使用USB blaster通过JTAG口下载到HD-GR接收机运行。

$\qquad$有关如何使用USB blaster通过JTAG口将编译后映象下载到HD-GR接收机的信息，请参考文档“The Nios II Software Developer’s Handbook” 。