1、Verilog的所有模块是并行的，模块内信号操作也是并行的。
2、if_else ：综合成mux； 多个if嵌套时，逐优先级操作，优先级高的输出； 电路路径长；
3、case ：查找表结构，可看作仅一个mux；
4、建立/保持时间：触发器（D触发器）在时钟边沿采样时，输入信号需满足建立保持时间； 建立时间：时钟边沿之前时间T信号输入； 保持时间：时钟边沿之后时间T信号保持； 否则输出亚稳态（0~1），需多级触发器产生稳态；
5、逻辑资源：buffer，与或非，D触发器；
6.例：if（posedge clk）
begin
b<=a；
c<=b；
end
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