开漏电路中的“漏”即是MOSFET的漏极，开漏电路即是指MOSFET的漏极为输出的电路。一般的用法是在漏极外部的电路添加上拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成，如图1所示：
图1
开漏电路有如下特点：
1、利用外部电路的驱动能力，减少IC内部驱动。当IC内部MOSFET导通时，驱动电流从外部VCC流经上拉电阻R pull-up，MOSFET到GND，IC内部只需要很小的栅极驱动电流。
2、可以将多个开漏输出PIN连接到一条线上，形成“与逻辑”。如上图中，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0。这也是I2C、SMBus等总线判断总线占用状态的原理。
3、可以通过改变上拉电源的电压，改变传输电平。如图2所示，IC的逻辑电平由VCC1决定，而输出高电平由VCC2决定。这样我们就可以利用低电平逻辑控制输出高电平逻辑了。
图2
应用中注意：
1、开漏和开集的原理类似，在许多应用中我们利用开集电路代替开漏电路。例如，某输入Pin要求由开漏电路驱动。则我们常见的驱动方式是利用一个三极管组成开集电路来驱动它，即方便又节省成本。如图3。
2、2. 上拉电阻R pull-up的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。
图3
1、开漏输出
开漏输出只能输出低电平，类似于三极管的集电极，要输出高电平需要上拉电阻才能输出
我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极C跟发射极E之间相当于断开），所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。
我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。
再看图三。图三中那个1K的电阻即是上拉电阻。如果开关闭合，则有电流从1K电阻及开关上流过，但由于开关闭其它三个口带内部上拉），当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。
对于漏极开路（OD）输出，跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。
总结：开漏输出只能输出低电平，即防止输出高电平。用作输入时，要断开开关。
2、推挽输出
推挽输出既可以输出低电平，也可以输出高电平，其优点是可以直接驱动功耗不大的数字器件，其结构一般是指两个三极管分别受两互补信号的控制，即工作的状态总处于一个导通，另一个截止的状态，两个对称的开关管每次只有一个导通，所以开关损耗小，效率高，其结构如下图所示
当U1输入高电平时，T1导通，T2截止，输出高电平。
当U1输入低电平时，T1截止，T2导通，输出低电平
Push-Pull输出就是一般所说的推挽输出，在CMOS电路里面应该较CMOS输出更合适，因为在CMOS里面的push-pull输出能力不可能做得双极那么大。输出能力看IC内部输出极N管P管的面积。和开漏输出相比，push-pull的高低电平由IC的电源低定，不能简单的做逻辑操作等。push-pull是现在CMOS电路里面用得最多的输出级设计方式。
当然open drain也不是没有代价，这就是输出的驱动能力很差。输出的驱动能力很差的说法不准确，驱动能力取决于IC中的末级晶体管功率。OD只是带来上升沿的延时，因为上升沿是通过外接上拉无源电阻对负载充电的，当电阻选择小时延时就小、但功耗大，反之延时大功耗小。OPEN DRAIN提供了灵活的输出方式，但也是有代价的，如果对延时有要求，建议用下降沿输出。
电阻小延时小的前提条件是电阻选择的原则应在末级晶体管功耗允许范围内，有经验的设计者在使用逻辑芯片时，不会选择1欧姆的电阻作为上拉电阻。在脉冲的上升沿电源通过上拉无源电阻对负载充电，显然电阻越小上升时间越短，在脉冲的下降沿，除了负载通过有源晶体管放电外，电源也通过上拉电阻和导通的晶体管对地 形成通路，带来的问题是芯片的功耗和耗电问题。电阻影响上升沿，不影响下降沿。如果使用中不关心上升沿，上拉电阻就可选择尽可能的大点，以减少对地通路的 电流。如果对上升沿时间要求较高，电阻大小的选择应以芯片功耗为参考。