JESD204B与LVDS的对比
JESD204B相比于LVDS的优点
- 需要的I/O数减少、封装更小和功耗更低；
- 与LVDS相比JESD204B接口采用AC耦合方式，AC耦合具有以下几个优点:
a) 可在链路上支持更广泛的共模电压。这可降低有关JESD204B发送器及接收器（它们可能来自不同的厂商）的系统设 计要求，因为它可根据需要提供电平移动
b) 可在发送器和接收器之间对共模噪声进行去耦，从而有助于缓解系统设计人员关于信号质量的顾虑。DC耦合更容易受到耦合在数据线路中的共模噪声影响
c) 其可降低来自多个厂商的不同发送器(Vtt)及接收器最终电压需求，从而可使接收器工作在其最佳共模电压下 - JESD204B接口还可针对单个链路上的多个转换器进行数据分区。随着链路速率提升至12.5 Gbps，更多的转换器可部署在相同的链路上。这特别适合在单个封装中提供2个、4个、8个以及16个转换器的器件，同时这也是与LVDS接口相比的一大独特优势。LVDS可作为一个I/O结构，将一个单通道转换器做为终点／起点进行直接输入输出，但是不能明确定义一个方法来整合整个I/O中多个转换器的数据；
JESD204B相比于LVDS的缺点
JESD204B的接口延时较LVDS大。原因是ADC的输出级内含数据格式器与数字接口，在传统低电压差动讯号(LVDS)接口中，这个区块只是移位寄存器，将数字数据置入LVDS输出缓冲内，依据单倍、双倍或四倍之别，只需一至二个频率周期；而最新JESD204B接口在此区块稍微复杂一些，加入8b/10b编码、数据搅拌器、序列器。ADC采样率与序列器数据传输速率提高后，可能需要更多内部并行处理，因此冲击延迟，而在不同的设计、ADC采样率与配置之下，JESD204B接口延迟可能介于四至二、三十个频率周期。
请参考大神的博客: https://blog.csdn.net/wordwarwordwar/article/details/79927200.
JESD204B与LVDS在不同采样率下引脚对比
下图对比了JESD204B与LVDS在不同采样率和通道数的转换器下可显示出I/O数的差别。从图中可以看出，JESD204B接口需要的引脚数远远小于LVDS接口。
本文主要参考Ian Beavers写的“选择合适的转换器：JESD204B与LVDS对比”，谢谢大神的分享。