XILINX FPGA和CPLD管教约束
1、XILINX CPLD引脚配置
打开ISE，这个工程所用的芯片是Coolrunner II CPLD系列的XC2C32A，找到floorplan IO-Pre-Synthesis
双击打开之后出现下图，显示了引脚的各种约束状态，这些引脚约束当然是与你的编程代码是一致的：例如：你的Verilog代码中的时钟信号，肯定是输入信号，所以时钟引脚肯定得配置成input。
2、FPGA的引脚约束
这是spanrtan6系列的XC6SLX4，打开ISE出现以下界面，找到 IO Pin Planning(PlanAhead)-Post-Systhesis，
双击打开出现下图：最下面的表格栏对应各种约束，可以仔细配置引脚。
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