ModelSim波形仿真指南
首先，新建工程，接着按提示建立两个或多个Verilog文件。里面必须要有一个测试文件，它用于给模块提供输入。下面两个图片即为这两个文件的源码。切记文件名一定要和里面的模块名一致。
接着，保存文件后点击下图圈着的图标进行编译：
编译成功后，再点击下图编译的文件仿真：
会弹出如下窗口，选择第一个里面的测试文件，再点击确定，如下图：
选择view选项里的objects，使其前面出现对号，若有objects窗口可不用此操作：
在出现的objects窗口中选择你想观察的信号，右键选择Add to，再wave，再selected signal，如下图：
你会看到如下界面
点击下图圈中的图标进行仿真：
可以看到如下仿真结果，可以放大或缩小：