【发布时间】:2025-11-28 10:25:02
【问题描述】:
首先我想说的是,我正在通过在 ModelSim 中编译的 Verilog 模型在 ADS(Advanced Design System 2017)中运行仿真。
我的目标是将 .txt 文件中的数据作为输入加载到测试台中,以便运行模拟,然后将此模拟的结果保存在另一个 .txt 文件中。
以下是名为“param.txt”的输入测试 .txt 文件的内容:
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这是我的 Verilog 测试平台代码:
`include "disciplines.vams"
module resistor(p,n);
electrical p,n;
parameter real R=50.0;
integer file;
integer out;
real pwm_A[0:50];
integer i;
integer j=1;
analog begin
@(initial_step) // Initial Conditions
begin
////////////// Read
file=$fopen("param.txt","r");
if (file) $display("File was opened successfully : %0d", file);
else $display("File was NOT opened successfully : %0d", file);
for (i=1; i<50; i=i+1) begin
pwm_A[i]=$fscanf(file,"%d",j);
j = j+1;
end
////////////// Write
out=$fopen("out.txt","w");
for (i=1; i<=15; i=i+1) begin
$fwrite(out,"%d\n",pwm_A[i]);
end
// Trying to manually display data
$fdisplay(out,123);
$fclose(file);
$fclose(out);
end
// Simulation (doesnt matter)
V(p,n) <+ R * I(p,n);
end
endmodule
模拟日志没有错误或警告:
File was opened successfully : -32
但名为“out.txt”的输出 .txt 文件会生成以下内容:
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123
而不是原始数据。
值得注意的是,'123'手动引入的值没有问题可以写入,但其余数据为'0'或'1'。
谁能发现问题?
提前致谢。
【问题讨论】: